`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   12:43:47 11/21/2012
// Design Name:   Mfsm
// Module Name:   C:/Users/maye/Desktop/taller/barcos/testo.v
// Project Name:  barcos
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: Mfsm
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module testo;

	// Inputs
	reg clk_i;
	reg rst_i;
	reg [3:0] adre_a_i;
	reg [2:0] adre_b_i;
	reg [2:0] dato_i;
	reg inicio_i;
	reg comienza_turno_i;

	// Outputs
	wire ocupado_o;
	wire turno_o;
	wire final_o;
	wire [1:0] gano_o;

	// Instantiate the Unit Under Test (UUT)
	Mfsm uut (
		.clk_i(clk_i), 
		.rst_i(rst_i), 
		.adre_a_i(adre_a_i), 
		.adre_b_i(adre_b_i), 
		.dato_i(dato_i), 
		.ocupado_o(ocupado_o), 
		.turno_o(turno_o), 
		.final_o(final_o), 
		.inicio_i(inicio_i), 
		.comienza_turno_i(comienza_turno_i), 
		.gano_o(gano_o)
	);

	initial begin
		// Initialize Inputs
		clk_i = 0;
		rst_i = 0;
		adre_a_i = 0;
		adre_b_i = 0;
		dato_i = 0;
		inicio_i = 0;
		comienza_turno_i = 0;

		// Wait 100 ns for global reset to finish
		#100;
        
		// Add stimulus here

	end
      
endmodule

